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Circuitos integrados Custom (2ª parte)
Circuitos Integrados Custom Parte Evolución de Técnicas de Integración En el BIT número 50 se publicó un artículo titulado Los Circuitos Integrados Custom59 y que debido a su extensión hubo que posponer la publicación de una segunda parte a un número posterior de la revista En esta ocasión publicamos esa segunda parte Textoi Rafael Burriel Lluna Las técnicas de Integración disponibles en el mercado apa recen en el Cua dro 10 Ha habido una evolución a partir de los típicos Arrays al necesitar la incorporación de memorias RAM y ROM cuya densidad es poco eficiente en la estructura convencional del array como consecuencia han aparecido los arrays estructurados que disponen de una cierta memoria fija interna ÍRAM y ROMJ con denso trazado específico y dejan libre una parte de lógica general a disposición del diseñador Se puede tener un aprovechamiento ideal de este array si podemos elegir una configuración que se adapte a nuestras necesidades Hacia 1984 apareció el llamado Mar de Puertas que consiste típicamente en un array gigante hasta 50000 puertas útiles donde la estructura básica transistores puertas se repite por todo el circuito sin dejar los típicos canales de interconexión Mediante un CAD de trazado altamente eficiente y pieza clave en esta técnica de diseño se van identificando y posicionando las estructuras utilizadas y trazando pistas de metal que invalidan las estructuras sobre las que va pasando Esta alternativa es probablemente la que tiene más futuro en la alta integ ción y hay dedicado un gran esfuerzo en la optimización del programa de trazado ten principio a dos niveles metáis cosj que es el fundamento para un aprovechamiento Ta zonable del área O Es interesante destacar las últimas estructuras reprog mables como la LCA de Monolethic Memories donde una RAM ívolátil por desgraciad invisible al usuario deja programados los caminos de interconexión e tre todas las células básicas que quedan definidas así co mo su interconexión media te un equipo básico de diseño ítipo PO Una RAM externa almacena el mapeado11 de las interconexiones y la conf guración de los módulos básicos En este momento no l gan a una capacidad efectiva de 1000 puertas y su velocidad puede complicarse debi do a que los caminos de interconexión no son físicos si no que atraviesan los mód los lógicos controlados por la RAMj de modo que a pesar de los esfuerzos de la tecnolo gía base Í2rf las temporiza ciones estimadas pueden re sultaralgoincomodas Una ventaja indiscutible de la técnica de Array es la mayor rapidez en la obten ción de muestras debido al menor número de máscaras doble metalización vía y pa sivación y de etapas de pro ceso consecuentemente Duración típica entre 6 y 8 semanas Existen dos caminospara abreviar esta faser Escritura directa en oblea por haz de electrones No se producen máscaras ahorro de unos 10 días háb es pues se escribe11 directa mente sobre la resina foto sensible fmediante haz electrónico los polígonos necesarios para la interconexión en principio fse puede real zar todo el proceso de este modo en caso de diseño fulN custom o con bibliotecas I convenientes válido para prototipo porque es un pro ceso más caro que el tradicional y para una posterior producción hay que fabricar máscaras íy pagarlas Se pueden obtener muestras a las 4 semanas Corte programado por láser La oblea tiene a sus circuitos con una interconexión masiva ya realizada en doble metal El fabricante obtiene del esquemático entregado por el cliente la información necesaria para controlar un láser que mediante mic cortes deje la interconexión necesaria para la realización del diseño La compañía La serpath entrega en 1 semana arrays compatibles con LSI Logic De la técnica del diseño con células estándar fbiblio tecaj hay que destacar la dis ponibilidad de Macrocélulas y Megacélulas eficientes ÍRAM ROM convertidores A7D y D7A UARTSí y también microprocesadores Cuadros 8 y 9J De modo que dada una tecnología estándar con gran capacidad de integración ÍCMOS de 1 ó 1,2 um por ejemploj se irá disponiendo de una biblioteca de megacé lulas re utilizables bien ofrecí das por el fabricante o por centros de diseño especial zados con el fin de aprove char la inversión que repre senta la generación de dichos bloques La incorporación y poten ciación de compiladores ded cados de silicio ftodavía es tamos lejos del compilador universalj ya permite generar estructuras parametrizadas en RAM ROM así como máquinas de estados finitos Otros compiladores se espe cializarán en arquitecturas th po Datapath pipeline etc La compilación de silicio representa la evolución de db sefio semicustom con biblkv tecas hacia un diseño seim custom en el que se incorpo ran programas interactivos de posicionamiento e interco nexión ípor los cuatro lados de estas macrocélulas con análisis de congestión en los canales de interconexión y sugerencias para la distribución eficiente de los bloques dentro de los 4 cm2 que esta rán disponibles a principios de los 90 hoy en día no son raros los chips de 1 cm x 1 cmj Este nivel de integración a base de megacélulas competirá con el Mar de Puertas y ambos demandaran un gran esfuerzo en los programas de ayuda al y a la aptitud para prueba Testability La última técnica introd cida Semistandard permitirá adaptar11 circuitos VLSI es tándar tales como cesadores circuitos de p caciones gráficas o perifé cos de ordenadores a las necesidades del cliente y que el fabricante dentro de ciertos límites está dispuesto a real zar INTEGRACIÓN A NIVEL DE OBLEA La integración a nivel de oblea ÍWSIJ representa el máximo nivel de integración existente La idea apareció muy temprano Í1966J con el procedimiento de interconexión programable Discretionary wiring entre chips SSI de una misma oblea íun adelantado de los arraysj con 3 niveles de metalización y a pesar de que ha habido bastante actividad en este campo no se ha popularizado toda vía debido a la dificultad en superar sus problemas tradicionales encapsulado dise fio eléctrico distribución de reloj quizás por radiación y de alimentación disipación térmica distribución de de fectos en oblea técnica de prueba y facilidad de reconfigurabilidad frente a fallos Existe por una parte una reducción de área al no existir la periferia tradicional en los chips individuales íno hay MPADSnJ ni tampoco canales de reparación entre circuitos CScribe channels pero es necesario introducir la redundancia y la tolerancia frente a fallos que ocupan una gran Carte del área lógica dispone le Alrededor del 33 Tarrv bién se ha empleado técnicas de interconexiones fijas entre chips hexagonales para mayor facilidad de interconexión con los chips vecinos evita do niveles adicionales supe riores de metalización ípor su efecto negativo sobre el rendimiento Los conceptos más aso ciados con la WSI soni Incorporación de algo ritmos de interconexión con chips vecinos íbuenosj tipo espiral íhacia el centroj una vez se ha realizado el marco CinkingMJ de dicha oblea La reconfigurabilidad dinámica de dicha oblea que permita una tolerancia frente a fallos a lo largo de la propia vida del de la misma mediante técnicas de EPROM con transistores de puerta flotante La capacidad de auto verificación que hace posible los dos puntos anteriores mediante técnicas de redundancia circuitería de votación por mayoría entre tres estructuras redundantes etcJ Aunque siempre se está valorando la viabilidad económica y el riesgo implicado en una aventura importante en este campo la posibilidad de interconectar obleas fcada una integrada a su vez en tres dimensiones o bien por los bordes o mediante protuberancias a lo largo de la misma nos da una masiva integración en 3 dimensiones Onmersa en líquido refrige rante indudablemente que nos llevaría a cifras astronómicas de transistores por cm3 a pesar de que el área útil sólo haya sido en los i tentos habidos entre un 30 y un 5TO los campos de aplicación para la WSI son la me moria serie RAM procesa dores distribuidos arrays sistólicos conversores A7D en fin estructuras regulares interconectables por buses La técnica de llfulK custon11 que indudablemente ofrece la menor área de circuitos y esta siendo la técnica adecuada para cantidades superiores a las 100000 anua les se ira viendo sustituida por seudomstom o estructurado ÉNFASIS EN LA RELACIÓN FABRICANTE DISENADOR Un tema importante es el interfaz con el fabricante que partiendo de la disponibilidad de una ingeniería limitada y preciosa se ve obligada a fin de administrarla correcta mente a seguir políticas dis tintas con i Disefíos tradicionalesr definir muy claramente un interfaz seguro algo rígido que verifique la robustez del dise no su simulación y su aptitud para pruebas de forma co servadora para garantizar un primer silicio corréete depositado el esfuerzo y el tiempo de ordenador en ma nos del cliente que es quien realmente conoce la aplicación El fabricante pone me dios ÍCADÍ y asesoramiento seminarios a fin de optimizar la operación s avanzados i desarrollar una estrecha colaboración para ganar experiencia de sistema del cliente beneficiarse del desarrollo conjunto de macrocélulas y mostrándole una colabo ción atractiva que asegure la continuidad del cliente nat ralmente de mejorar las posibilidades de un primer silicio corréete PROBLEMÁTICA DEL CAD DE AYUDA AL Respecto a las herramie tas de se estima que en la próxima década el ci llo de botella en la integnv ción seguirá siendo la simi laciónI a pesar de la potencia de los programas actuales a nivel de puerta y de la incorporación de los simuladores funcionales y de comportan miento que permiten simular M DISPONIBILIDAD DE MICROPROCESADORES EN MACRO a una velocidad dos ordenes de magnitud mayor que los tradicionales Los acelerado res Hardware tipo ZYCAD permiten cuando están aso ciados a simuladores tradicionales una velocidad de pro ceso de dos órdenes de rr nitud superior a la básica su precio también esta en consonancia El modelo de comportan miento es como una caja ne gra que al suministrarle es mulos proporciona los vecto res de salida correctamente con los retrasos asociados Se emplea para simulación con microprocesadores1 me morías etc donde no se va a verificar el componente en sí que puede ser una megacélula disponible y probadaí si no la utilización del mismo dentro de otro contexto su perior como simulación de sistemas VLSI Hay casos especializados en vender modelos de conv portamiento de diversos macrobloques Quadtree y Logic Automation también Gateway y Mentor en menos escala y pueden ofrecer hasta 1000 modelos diferentes desde 500 a 1800 dólares Muchos módulos permiten acceder durante la simu ción a los registros internos delmodelo JíP e incluso APLICACIÓN DE INTEGRACIÓN CON BLOQUE MICROPROCESADOR NÚCLEO DE CÉLULA 6805 4 K x 8 BIT ROM 256 x 8 BIT RAM H P ROM RAM b t 2000 puertas CHIP DE 54 x 54 mm2 APLICACIÓN EN CMOS 2 u 228 x 246 mm2 322 x 261 mm2 190 x 101 mm2 1610 mm2 1350 mm2 2950 mm2 FUENTE EDN Sep 1987 cambiar su contenido íse p porcionan para diversos sN muladores y estaciones de di sefioj Existe otra posibilidad de simuladores que admiten iiv terfaz con un modelo Ha ware real al que estimularía y analizaría sus seríales que proseguirían su proceso den tro del simulador ÍReal Chip de ValidI Mentor DaisyJ fson bastante más caros que los modelos Software de comportamientos A corto plazo se prevé un esfuerzo en optimizar las herramientas de simulación en un contexto como el des crito así como mejores algo ritmos asociados a la ción de fallos fFault tioníque permita generar más rápidamente fahora son lentos para altas complejida desj una tabla de pruebas eíl ciente fexiste una penaliza ción cuando el tiempo de prueba en producción con un equipo automático de pruebas ÍATEJ supera los pocos segundosj y con buena cobertura frente a fallos fma yor del 909GJ Las herramien tas para análisis de la conv probabilidad CtestabilityJ del ASIC que detecten modos de difícil controlabilidad y obser vabilidad son cada vez más necesarias dentro del paque te de ayuda al puesto que la proporción de lcventa nas11 al exterior Entradas Salidas respecto al número de habitaciones ípuertas lóg casj va disminuyendo cons tantemente y es más difícil discriminar en unos pocos segundos que funciona co rrectamente Frente al problema del aumento de interconexiones con la integración que va a ser uno de los mayores pro blemas en el desarrollo de ASICs tanto en área consu mida como por impacto de los retardos CSkcwMJ los programas de posiciona miento e interconexión ÍFIoo planner11 fe Block routerj absorberán una parte impor tante de los esfuerzos en CAD En general también se i vertirá en facilitar el uso de los programas de CAD Uses friendliness de modo que el ingeniero de no tenga que batallar entre Siste mas Operativos prepocesadores postprocesadores interfaces etc EVOLUCIÓN DE DIAGNOSTICO Y PRUEBAS Con la gran evolución de herramientas CAD que se avecina saldrán beneficiados los Sistemas abiertos de desarrollo que están prepara dos para incorporar nuevas herramientas a medida que vayan siendo necesarias Cuando a pesar de todas significa que las dimensiones no son estándar La mayoría de los LLCCC son a OS11 y otros de 6 Los encapsulados EPGA con altas prestaciones son normalmente producidos para el programa VHSIC con un espaciado entre patillas mucho menor las precauciones tomadas el circuito no funciona correctas mente y existe el dato de algún fabricante que informa que solamente el 50X de los ASICs ímayor para ArraysJ se fabrican con un solo pro ceso de validación entonces es fundamental una capa dad de respuesta y disponer de acceso a medios de dia nósticos de una estrategia y de procedimientos de trabajo que nos permitan proseguir la marcha de desarrollo del ASIC hasta su completo fun cionamientc Durante los últimos anos el factor de crecimiento conv binado núm puertas por cT cuito y su área máxima es mucho mayor que el aume to de número de terminales externos Í124 en Plástic Lea ded Chip Carrier y 256 en Pin Grid ArrayJ por lo que el diag nóstico y prueba se hace mu cho más difícil y es necesario acceder a los nodos internos para inyectar o extraer seft les eléctricas La continua x ducción de pistas y transistores han ido formando los si guientes avances Reducción de diáir tro de las micropuntas de prueba íhasta 1 micraj para poder tocar las pistas íacari ciar realmente porque se rompenj Se favorece la ope ración ensanchando las conexiones metálicas UO x 10j72í cuando se pueda Disminución de la capacidad que ofrece la micro sonda al diminuto transistor Í2ju x 2juJ a fin de no hundirlo Hoy en día se disponen hasta con décimas de picofaradic Evolución de sondas ultrasónicas de corte hacia técnicas de rayo láser que permita una microcirugía11 necesaria para cortar una pis MERCADO MUNDIAL DE Cl 1986 mercado total Í215 miles de millones 1991 mercado total S385 miles de millones ta selectivamente la técnica ultrasónica actual produce Cráteres11 destruyendo un entorno con radio de varias micras Aparición de técnicas de depósito de iones metáis eos mediante implantadores selectivos que permitan co nectar eléctricamente pistas seleccionadas Técnicas de ingeniería inversa por diversos etching11 o decapados para obtener hv formación de estructuras a partir de silicio procesado Aplicación del micros copio electrónico con sondas para visualizar estados eléctricos de nodos en obleas circuitos pasivados o no sin ne cesidad de contacto físico cada vez más necesario para la té nica submicra Estos equipos de precio todavía elevado Í400 KSÍ necesitan operadores expertos para su manejo y se basan en el análisis del diferente comportamiento del haz eleo tronico secundario obtenido al incidir un haz primario so bre electrodos de transistor o pistas con potenciales eléctr cos distintos CCT y llV lógi cosj Este haz secundario se recoge de forma que se visua Uzan en pantalla íCuadro 13J las formas de onda sin cargar capacitivamente a los tra sistores íresolución hasta 100 psj Hay otros modos de v sualización que mediante téo nicas estroboscópicas perm ten observar como progresa la información pistas claras O11 pistas oscuras M1MJ y así rastrear el posible origen de los fallos Otra técnica con rayo láser esta siendo disponible aunque no con tanta aceptación como la mencio nada aquí Encapsulado De entre las alternativas disponibles la prometedora TAB Tape Automated Bo dingj en el que la encapsula ción plástica DIP es la más popular íCuadro 12J vemos que se despegan los PLCC y SOIC a medio plazo Los PLCC de 68 terminales se han convertido en un están dar de la industria y por lo que su coste es bajo y los encapsulados SOIC para montaje superficial se están popularizando rápidamente por su mínima área y es especialmente adecuado para CMOS que no crea prob mas de disipación térmica CONCLUSIÓN La tendencia es imparable hacia una mayor densidad de integración y mayor veloci dad de operación CMOS s gue siendo la más popular para aplicación a media y alta velocidad y apropiada para ULSI con un límite tecno gico entre 1 y 2 GHz Su bajo consumo sigue siendo de gran atractivc ASGA en muy alta veloci dad parece indiscutible si se materializa de una vez la per manente promesa que ha si do La tecnología BIMOS po dría ser la sorpresa en la prcV xima década Para hacer frente a la potencia de proceso requerida por las siguientes aplicacio nes fsiendo 1 OP axbc producto con acumulación Síntesis de V07 5 MOPS Ecualización adaptativa 50 MOPS Compresión de imagen 50 MOPS Compresión de Pulsosde Radar 1 GOP Seríales internas del Cl obtenidas por prueba E beam 20 iWdiv Son necesarias nuevas Arquitecturas y hay que ex traer todo el paralelismo posible de las máquinas se cuenciales de estados finitos explotando la concurrencia de procesadores e introd ciendo coprocesadores para comunicación lo que reque rirá a su vez nuevos lenguajes ÍOCCAM7J y técnicas de programación para los nue vos Super ASICs Los arrays sistólicos de los cuales hay soluciones en LSI y los transputers dNMOS T8000J son factibles con la ULSI actual y su arquitectura servirá de base para un salto cualitativo en la capacidad de proceso de los nuevos circuí tos No es posible acabar este repaso a los problemas más significativos de los circuitos ASIC sin mencionar el salto que es necesario dar en tes tability11 tanto llofMineM apli cando masivamente alguna de las técnicas ya tradicional les íaunque no popularmente aplicadasj de Level Sensitive SCan Design fLSSDX Built In Self Testing ÍBISTÍ Análi sis de Firma1 Builtn Logic Block Observer ÍBILBOJ pa ra posibilitar la prueba rackv nal como las on line11 ícon el circuito operandoj con cód gos redundantes1 paridad HammingJ Congruencias residuos que son necesarios para una reconfigurabilidad en los Super ASICS que se nos avecinaa Rafael Burriel Lluna g niero por la ETSITM en 1969 iní ció su actividad de cus tom VLSI en Standard Telepho ne Laboratories en Harlow de 1979 trabajando en los intervalos en de terminan les de datos con microprocesadores A finales de 1979 inició la actividad de VLSI en el Centro de Investigaciones de Standar Eléctrica con la realización de un primer circuito custom en Dirigió el Centro de diserto de ASICs hasta 1986 y actuad mente es responsable de avanzados fullcustom y de técnicas de prueba
30 oct 2015